用VHDL或VERILOG、ABLE描述8位D触发器逻辑
关键事件分析法的特殊之处在于用特定的关键行为与任务信息来描述具体（）。
Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的_________和__________的语言。
_________是Verilog HDL的基本描述单位，一个复杂电路系统的Verilog HDL模型是由许多同样的________________构成。
在函数中，可以用 auto,extern ， register 和 static 四个关键字中的一个来说明变量的存储类型，如果不说明存储类型，则默认的存储类型是：
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。
在Verilog HDL的设计模块中，一般用( )型变量来定义硬件电路中的各种物理连线。
用Verilog HDL设计同步清除的计数器时，在always语句的敏感参数表中( )。
在基于Verilog HDL的触发器的设计中，能够实现上升沿触发器关键字是( )。
下面哪个是可以用verilog语言进行描述,而不能用VHDL语言进行描述的级别？（)
在Verilog HDL中，wire是一种线网型变量，reg是一种寄存器型变量。 （ ）
在Verilog HDL的转移操作运算中，用符号“＞＞”实现对操作数的( )操作。
Verilog HDL中，always@(posedge clk)代表上升沿触发。
在函数中，可以用auto、extern、register和static这四个关键字中的一个来说明变量的存储类型，如果不说明存储类型，则默认的存储类型是
操作符是Verilog HDL预定义的函数名字，操作符由( )个字符组成。
Verilog HDL的模块端口定义用来声明电路设计模块的( )端口。
在Verilog HDL中，语句“always@(negedge clk)”表示模块的事件是由clk的( )触发的。
Verilog HDL中在always语句块中被赋值的信号，应该申明为______类型（）
根据图6.5.2所示的逻辑图，试用Verilog语言描述4位移位寄存器的功能。然后用QuartusII软件进行逻辑功能仿真，并给出仿真波形。
2、一个具有异步清零功能的D锁存器，其Verilog HDL描述为： module latch_reset_1（input clk, reset, input d, ouput reg q ); always @ （_____) begin if （reset) q ＜= 1'b0; else if （clk) q ＜= d; end endmodule 括号中的敏感条件应该为（）
30、在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述 assign out1=（sel & b）|（~sel & a），这条语句对应的是课程讲解中的
11、Verilog 语言引用的子模块可以是一个设计好的Verilog 模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块
Verilog关键字里面只有小写字母。（)
5、在描述肘板边界时，通常用字母来表示边界的类型，其中字母F表示：
