触发器的异步置1端有效时，（）。

一个基本的R5触发器，R为复位端，S为置位端，它们均为低电平有效。若R=1，S=0，则该触发器Q端的状态是（）。

JK触发器，当JK为（）时，触发器处于置1状态。

在触发器电路中，利用SD端、RD端可以根据需要预先将触发器置（）。

外部中断INT0的触发方式控制位IT0置1后，其有效的中断触发信号是（）。

当集成维持—阻塞D型触发器的异步置0端RD＝0时，则触发器的次态（）。

在时钟脉冲控制下，JK触发器输入端J=0、K=0时，触发器状态为（）；J=1、K=0时，触发器状态为（）；J=l、K=1时，触发器状态随CP脉冲的到来而（）。

无论J－K触发器原来状态如何，当输入端J＝1、K＝0时，在时钟脉冲作用下，其输出端Q的状态为（）。

触发器的置位端（置1端）至输出端的信号延时量一定大于触发器由输入端至输出端的延时量。

在CP有效的情况下，当输入端D=0时，则D触发器的输出端Qn+1=（）

一个同步RS触发器，R为复位端，S为置位端，它们均为低电平有效，若CP=0，R=1，S=0，则该触发器Q端的状态（）

当 JK 触发器的输入端 J=K=1 时，可以实现以下（ ）功能。

同步D触发器在CP=1期间，当D端输入信号变化时，对输出Q端没有影响。（ ）

当集成下边沿D型触发器的异步置0端，异步置1端时，触发器的状态 .55abfb7127edae2bccda8c267888104c.png7943016076fa59c5f465c823aac5392f.png

一个基本的RS触发器，R为复位端，S为置位端，它们均为低电平有效。若R＝1，S＝0，则该触发器Q端的状态是（）

在或非门RS触发器中，当R=1、S=0时，触发器状态（)。A.置1B.置0C.不变D.不定

在或非门RS触发器中，当R=S=1时，触发器时，触发器状态（)A.置1B.置0C.不变D.不定

已知下降沿有效的边沿JK触发器CP、J、K及异步置1端 、异步置0端的波形如图10.3所示,试画出Q的波形

集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端)是低电平有效还是有效;时钟端是电平触发还是（)（电平触发是低电平有效还是高电平;（)是上升沿有效还是下降沿有效)。主从触发器输出端有符号标示!异步清零以及异步置位优先级（)。

在图示逻辑电路中，触发器的初始状态是“1”态，当RD端保持高电平，在SD端加一负脉冲时，触发器的新态是()。

触发器的异异步置位端SD’和复位端RD’不能同时取值为（）

当集成维持－阻塞D型触发器的异步置0端RD'=0，异步置1端SD'=1时，触发器的状态 ：

试用4个具有复位功能的D触发器设计一个扭环行为器用复位方式将计数器，初始状态置为Q₃Q₂Q₁Q₀=0000，并用8个二输入端与门对它的8个计数状态译码，画出电路图。

40、对于有异步置位端的D 触发器，当异步置位信号无效时，在CP 信号的作用下，才能响应D 端的输入。

用T触发器作为存储元件，设计一个脉冲异步时序电路。该电路有两个输入X₁和X₂，一个输出Z，当输入序列为“X₁-X₁-X₂”时，在输出端Z产生一个脉冲，平时Z输出为0。